避免在Makefile中重复的行可以使用变量和函数来解决。下面是一个示例，演示了如何使用变量和函数来避免重复的行：

# 定义变量
CC = gcc
CFLAGS = -Wall -O2

# 定义函数
define compile
	@echo "Compiling $<..."
	$(CC) $(CFLAGS) -c $<
endef

# 编译目标文件
main.o: main.c
	$(call compile)

helper.o: helper.c
	$(call compile)

# 连接目标文件生成可执行文件
program: main.o helper.o
	@echo "Linking $@..."
	$(CC) $(CFLAGS) $^ -o $@

# 清理目标文件和可执行文件
clean:
	rm -f *.o program

在这个示例中，我们首先定义了两个变量CC和CFLAGS，用于指定编译器和编译选项。然后，我们定义了一个名为compile的函数，用于编译源文件。在每个目标的规则中，我们使用$(call compile)来调用这个函数，避免了重复的编译命令。

这种方法可以使Makefile更加简洁和易于维护，特别是当有多个目标文件需要编译时。如果需要添加更多的目标文件，只需在目标列表中添加相应的依赖和规则，而不必重复写编译命令。