前言

人工智能（AI）和机器学习的迅猛发展，使数据量和计算需求呈指数级增长，高性能计算应运而生。高性能计算需要高性能处理器支撑，因此高性能处理器的工作电流越来越大、翻转速度越来越快。这就对电源的高频响应提出了新要求。为了满足新的电源需求，一方面要求VRM提高带宽，以提供更好的动态响应，另一方面也需要更好的滤波电容，以提供更优的去耦性能。

电容作为最基本的电子元件之一，被广泛应用于能量存储、滤波、去耦等各类应用。现年产能超万亿颗，其中约8000亿颗为表贴MLCC。虽然传统的多层陶瓷电容（MLCC）能满足现在的大部分需求，但面对未来电压降低、电流加大且瞬态加快的趋势，却略显力不从心。因此，高效、高密度的电源解耦方案尤为重要。本文将研究典型高性能系统的解耦要求，并结合寄生电感（ESL）和电容密度等因素，阐明Empower Semiconductor公司的硅电容（E-CAP）如何有效应对挑战，让高性能处理器算的更快。

高性能应用面临的电源问题

高性能计算芯片，如旗舰手机芯片或AI训练芯片，需要集成更多晶体管，以满足日益增长的算力需求。为了达成这一目标，厂家通常会使用更先进的工艺来生产这些芯片。目前市面上已经很多芯片是基于台积电最新的3nm工艺生产了。

这些先进工艺的芯片在运行AI算法或机器学习和推理的神经网络模型时，处理器的工作负荷在不断变动，所需的电流也随之不断动态调整。在手机处理器上，电流可能在几纳秒内增大到三四十安的峰值；在AI训练场景中，处理器的峰值电流能在数十纳秒达到800 A至1000 A。这种超快的瞬态电流（di/dt）对供电方案形成了极大挑战。这些高性能芯片因为使用了最先进的生产工艺，导致工作电压也很低，且精度高达±1%，纹波低至10mV以下。

虽然传统板载DCDC能为FPGA、GPU和NPU等芯片提供足够功率，但因开关频率较低，其带宽（即响应超快电流瞬态的能力）与系统需求存在数量级的差距。此外，也因开关频率不高，DCDC的体积通常较大，因此需放在离处理器较远的位置，导致DCDC与负载间存在较大的传输阻抗，进一步削弱了响应快速瞬态的能力。

电源噪声也是亟待解决的挑战之一。负载瞬态、电源纹波及其他噪声干扰叠加，形成电源噪声。电源噪声会显著影响运算芯片和其他电路的性能。在任何复杂应用中，信号完整性与电源完整性紧密相关，所以噪声也将导致信号质量下降。采用先进工艺（如5 nm）制造的数字芯片对电源噪声都有严格的限值要求，以避免电压过低触发“brown-out”或过高而损坏芯片。

信号链上的模拟芯片也特别容易受电源传输网络（PDN）噪声的影响，所以电源噪声抑制比对这类设计来说至关重要。所有模拟芯片的规格书都会强调，供电电压的微小变化可能导致功能异常，例如，时钟信号抖动或数据转换精度降低。

电源去耦

如上节所述，支持超快负载变化的同时降低电源噪声，对高频、高性能应用而言至关重要，这就需要优化系统的PDN设计，使其在目标频段内为芯片有效的去耦。降低噪声要求电源网络在目标频段的输出阻抗低于限值，因此工程师通常会就近在芯片的引脚旁放很多不同容量和尺寸的电容，以优化PDN阻抗。其中又以MLCC使用最多。

（图1. PCB级PDN设计指标示例）

图1是一款手机处理器对PCB端的PDN设计要求。对于电子工程师而言，需要保证在全频率段内，设计阻抗都低于厂家的规格要求。而基于最新工艺的AI芯片需要远比图1更低的目标阻抗。而工程师要使用现有产品和技术，很难达成该目标。

寄生参数限制了MLCC的去耦性能

（图2. MLCC的结构 – 电极越长，ESL越大）

电容有寄生参数，非理想器件。图2为MLCC的构造。MLCC由多块金属电极板平行交叉放置，电极板间填充绝缘介质而形成。金属电极连到两侧的金属端子，形成元件的焊接引脚。由于感量正比于电荷传输的路径长度，所以MLCC内长长的电极会形成较大的寄生电感（ESL）和寄生电阻（ESR）。MLCC的ESL通常在0.1nH-1nH。图3是电容的简单等效模型。

（图3. 典型的电容等效电路）

除了寄生参数，还需特别注意电容量的变化。MLCC的容量通常随着施加电压的上升而下降，容值减小使阻抗增大。同时，温度增加或者老化也会导致MLCC容量下降。

去耦电容的参数对电源的质量有很大影响。公式1是瞬态电流时刻，电压跌落与电流和寄生参数的关系。可以看到，为了使芯片在瞬态时的电压更稳定，电源环路的ESL、ESR都应该尽可能小，同时也应该增大去耦电容量，使ESL/Cd的比值越小越好。通过优化PDN，电源的噪声会大幅降低。因此，在离负载最近的位置放上正确的去耦电容至关重要。

为规避MLCC的这些不足，设计师通常会放远超理论数量的电容，使系统在任何工况下、整个生命周期内都能提供所需的滤波特性。但增加电容数量对PCB走线、系统的可靠性和成本都有影响。电容越多，离处理器就越远， PCB的ESL因此增大，使系统的高频响应变差，从而偏离设计预期。

Empower硅电容（E-CAP）的优势

Empower的硅电容（E-CAP）是基于精密的光刻工艺，在硅片上挖槽而成的创新型产品。该工艺大大减小了电容器的基本单元尺寸，使内部极板长度呈数量级缩短， ESL也因此呈数量级的下降。将成百上千颗硅电容单元并联，组成单颗大容量E-CAP，ESL还将进一步缩小。利用晶圆的标准金属层，可将电极连接到电容晶粒的任意位置，形成引脚，以提供业界最易用、PCB 走线最短的互联设计。同时，硅电容没有电压偏置、温度或老化降额，与MLCC相比，电气参数更加稳定，产品可靠性也大幅提升。

（图4. 性能相当时，MLCC（左）与硅电容（右）的占板面积对比）

如图4所示，在用硅电容替代同性能的MLCC滤波器时，面积从30mm²降至6mm²，降幅高达80%。Empower既提供200nF - 50uF的单颗硅电容，也有集成17颗、总容量4. 8uF的电容阵列。Empower还支持定制各类超薄、CSP封装的电容，以满足您的高性能计算需求。

（表1. E-CAP与MLCC的规格对比）

表1总结了传统MLCC和硅电容（E-CAP）的参数差异。实际选型时，必须考虑到MLCC的电压偏置、老化降额等因素。而E-CAP不受上述因素的影响。图5对比了MLCC与E-CAP选型对比，结合以上因素，标称54nF的E-CAP与标称100nF的MLCC有效容值相同，且参数更稳定。

（图5. E-CAP与MLCC的选型对比）

E-CAP的另一大优势在于ESL极低，频率阻抗特性更好。图6是兼容0201封装的E-CAP EC1001与多颗MLCC并联的阻抗对比。普通的MLCC ESL约200 pH，而EC1001只有18 pH。在用两颗EC1001替代4颗MLCC，使总面积减半后，10M-1G内的阻抗仍只有MLCC的一半不到，性能大幅提升。

去耦电容的放置

如图6所示，理想情况下，E-CAP的高频阻抗显著优于MLCC。但E-CAP到真实的负载点仍有走线，这些走线也存在电感。电容离负载越远，走线越长，ESL越大，导致高频阻抗越大。所以E-CAP不能离负载太远，否则滤波性能会大打折扣，甚至与MLCC相当。

（图6. E-CAP与MLCC滤波器的阻抗特性对比）

高性能处理器的晶圆通常先安装在硅基板上，再封装。封装是为了将多个晶圆，如处理器、存储、通信芯片等，合为一颗芯片，并将晶圆的小间距（如150µm）引脚扩展为可贴于PCB的IO管脚间距（如500µm）。

（图7. E-CAP安装位置示意）

图7展示了E-CAP的几种安装位置。不同位置处理器看到的阻抗差异较大。由于E-CAP的超薄特性，最薄可至50 µm，很适合一些尺寸或高度受限的场景，譬如贴在BGA球间，甚至嵌入封装基板中，使PDN达到最佳性能。图8展示了将硅电容背贴在手机处理器基板上的应用情况。

（图8. 硅电容背贴在手机处理器基板上）

前面章节讨论了硅电容对比MLCC的优势。后面章节，我们将具体看看硅电容如何分别改善手机处理器、AI芯片的PDN阻抗及IVR的纹波的。

硅电容改善SOC PDN

图9是HPC应用的典型PDN。在手机芯片设计时，通常会在SOC的基板上背贴一些高性能、低ESL的四端子MLCC，以更好滤波。

（图9. PDN for HPC SOC）

为了进一步优化设计，将基板上的四端子MLCC替换成容值相同的硅电容。在保持其他参数不变的情况下，通过Simplis仿真对比两种电容器下的PDN阻抗差异。

（图10. 背贴MLCC和背贴硅电容的PDN仿真结果对比）

图10是仿真结果对比。红色是使用硅电容后系统的阻抗曲线，绿色是原四端子MLCC的阻抗曲线。明显看到使用硅电容后，系统在100M附近的阻抗减小了一半左右，从220 mΩ大幅降低至105 mΩ。

（图11. 瞬态仿真结果）

（蓝色：背贴硅电容；绿色：背贴四端子MLCC）

得益于高频阻抗的优化，在面对瞬态电流时，电源的跌落也将大幅减小。图11是上述PDN在相同的瞬态电流时的仿真结果，电压跌落从167mV下降至142mV，降幅为15%。

（图12. 埋嵌E-CAP改善HPC PDN）

AI芯片的基板比手机芯片厚很多，因此将E-CAP背贴在BGA侧会引入较大路径ESL。为了更好的利用E-CAP的低ESL特性，可以如图7所示，将硅电容埋嵌于基板之中。EC1005是专门适配这类应用的产品。如图12所示，通过用埋嵌EC1005替代原有的背贴或标贴MLCC，可使系统在10M左右的阻抗从7mΩ降至3mΩ，不到原来的一半。

E-CAP在高频集成稳压器的应用

全集成稳压器（Integrated Voltage Regulator, IVR）是近年来高性能计算行业的发展趋势。IVR超高的开关频率，将电源的带宽成倍提高，以支持高性能计算的超快瞬态需求，同时降低电源毛刺。图13是含输出滤波元件寄生参数的降压转换器拓扑。当开关频率较低时，输出电容的ESR和ESL可忽略不计。但IVR将开关频率提高到100MHz以上，故必须考虑ESR和ESL对输出噪声和纹波的影响。

（图13. 含寄生参数的降压转换器拓扑）

IVR为处理器供电，输出电压范围为0.4V-2.0V。处理器的工艺节点越先进，所需电压越低，对电源噪声和纹波的要求就严格。图14对比了开关频率为10MHz，输出电容用MLCC和E-CAP时的纹波差异。可以看出，即使E-CAP的总容量（1.1uF）只有MLCC总容量（2.2uF）的一半，得益于E-CAP的ESL巨大优势，使用E-CAP时输出纹波只有7mV，与MLCC相比下降了42%。

（图14. 开关频率10MHz时MLCC和E-CAP的纹波对比）

另需指出，用E-CAP作IVR输出电容时，纹波更加平滑，没明显毛刺。图15是用E-CAP和MLCC的纹波频谱对比，能明显看出，使用E-CAP时高频谐波大幅降低，非常有利于EMI设计。

（图15. IVR 用E-CAP（左）与MLCC（右）的纹波谱对比）

总结

过去十年来，伴随着云计算、机器学习、自动驾驶等行业的迅猛发展，处理器的性能也迎来了巨大飞跃。新一代处理器在计算更快的同时，工作负载的跳变也更加频繁，因此对配套的供电系统提出了带高更宽、响应更快的新要求。为满足新需求，既需要提高DCDC工作频率，也需要有更优的去耦方案。Empower的硅电容（E-CAP）是行业内容值密度最大、ESL最小的产品，借助于E-CAP，PDN的高频性能大幅提升，将使您的芯片算的更快、更高效。